←предыдущая следующая→
1 2 3 4 5 6 7 8 9
с выражениями (1) и (2) приведена на рис. 2.
Многораз¬рядный параллельный сумматор может быть составлен из одноразрядных сум¬маторов, число которых равно числу разрядов слагаемых, путем соединения выхода, на котором формируется сигнал переноса данного разряда, с входом для сигнала переноса соседнего старшего разряда. Такой способ организации переноса называется последовательным. Пример построения 3-разрядного параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа перенос распространяется последовательно от разряда к разряду по мере образования суммы в каждом разряде. При наиболее неблагоприятных условиях переноса, например, при сложении чисел 11…11 и 00…01 будет иметь место «пробег» единицы переноса через весь сумматор от самого младшего к самому старшему разряду. Поэтому в наихудшем случае время распространения переноса
Тзд.р.пер.=ntзд.р.пер.,
где tзд.р.пер. – время задержки распространения переноса в одном разряде;
n – число разрядов сумматора. Данный тип сумматора наиболее прост с точки зрения схемы цепей распространения переноса, но имеет сравнительно низкое быстродействие.
Более высоким быстродействием обладают сумматоры с параллельным переносом, в которых сигналы переноса формируются во всех разрядах одновременно. Этой цели служат специальные схемы ускоренного переноса.
1.3 Двоичные вычитатели
В п.1.1 была показана возможность замены операции вычитания двоичных чисел операцией их сложения. Для этого уменьшаемое и вычитаемое представляются в обратном или дополнительном кодах.
Рассмотрим примеры применения двоичного сумматора для выполнения операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного вычитателя, в которой вычитаемое представлено в обратном коде. Она отличается от схемы двоичного параллельного сумматора (рис. 3.) включением 3-х инверторов, обеспечивающих преобразование двоичного числа B=b2b1b0 (вычитаемого) в обратный код и цепью дополнительного (циклического) переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го (младшего) разряда.
На рис. 4, б изображена схема 3-разрядного вычитателя, в которой вычитаемое (B) представлено в дополнительном коде. Последнее достигается подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого. Необходимость в цепи циклического переноса при этом отпадает.
1.4 Двоичные сумматоры - вычитатели
Теперь, когда мы знаем, что двоичные сумматоры можно использовать как для сложения, так и для вычитания, спроектируем схему универсального устройства – сумматора - вычитателя, положив в ее основу схему вычитателя (рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор, достаточно временно (условно) исключить из нее 3 инвертора и на вход переноса младшего разряда подать “0”. В преобразованном виде эта схема (рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по модулю 2). При подаче 0 на вход V логического элемента М2 информационные биты каждого разряда двоичного числа b2b1b0 проходят через этот элемент без инверсии. Таким образом, при установке 0 на управляющем входе схема складывает двоичные числа a2a1a0 и b2b1b0. Результат появляется на выходных индикаторах. Кроме того, логический 0 на управляющем входе V поступает на вход переноса младшего разряда двоичного сумматора.
Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V нужно установить уровень логической 1. В этом случае логический элемент М2 действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме того, логическая 1 на управляющем входе поступает на вход переноса младшего разряда двоичного сумматора.
2. Задание на лабораторную работу
2.1. Используя ЛЭ, расположенные на лабораторном стенде, спроектировать схему и исследовать работу (снять таблицу функционирования) одноразрядного сумматора.
2.2. Исследовать работу (снять таблицу функционирования) ИС 2-разрядного сумматора К155ИМ2.
2.3. На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного сумматора – вычитателя и выполнить следующие арифметические операции А+В и С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в табл.).
№ бригады 1 2 3 4 5
А 2 3 3 4 5
В 2 2 3 2 1
С 6 7 5 5 4
D 5 4 1 3 4
3. Содержание отчета
Для каждого спроектированного и исследованного в соответствии с заданием устройства должны быть приведены таблицы функционирования и логические выражения реализуемых ими функций и схема устройства.
4. Контрольные вопросы
1. Представьте операнды (слагаемые – при сложении; уменьшаемое и вычитаемое – при вычитании) в двоичном обратном коде и выполните следующие операции:
а) (+7) б) (+8) в) (+3) г) (+13)
(+1) (-5) (+8) (+10)
2. Представьте операнды в двоичном дополнительном коде и выполните те же операции, что и в пункте 1.
3. Дайте определение одноразрядного сумматора и спроектируйте его схему в ОФПН логических элементов. Сравните потребные для этого аппаратурные затраты (количество ИС) с затратами, необходимыми для схемы, приведенной на рис. 2.
4. Укажите достоинства и недостатки двоичных сумматоров с последовательным переносом.
5. На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора - вычитателя.
Лабораторная работа 5
ЦИФРОВЫЕ КОМПАРАТОРЫ
Цель работы: изучение правил выполнения операции сравнения двоичных чисел и исследование принципов построения цифровых компараторов.
1. Теоретические основы лабораторной работы
Компаратором (устройством сравнения) называют функциональный узел, обеспечивающий сравнение двух чисел А и В. Если А и В – n-разрядные двоичные числа, то компаратор именуют цифровым.
Простейшие компараторы формируют на выходе однобитовый сигнал равенства, или неравенства сравниваемых чисел А и В. Эти отношения используются как логические условия в микропрограммах, в устройствах контроля и диагностики ЭВМ, в устройствах автоматики компараторы используются для сигнализации о выходе величин за установленные пределы и т.д.
Компараторы строятся на основе поразрядных операций над одноименными разрядами обоих слов. Слова равны, если попарно равны все одноименные их разряды. Признак (условие) равенства i-х разрядов сравниваемых слов А и В:
(1)
Условие неравенства i-x разрядов:
(2)
Схемная реализация приведенных условий изображена на рис. 1, а.
Схема n-разрядного компаратора на равенство показана на рис.1, б.
Более сложные компараторы выявляют не только факт равенства двух n-разрядных чисел, но и сравнивают числа по значению. Такие компараторы имеют три выхода: “A>B”, “A=B”, “AB, A=B и AB, A=B и AB, A=B и AB) I(AB Ab3 x х x x x x B H H
2. a3b2 х x x x x B H H
4. a3=b3 a2b1 x x x x B H H
6. a3=b3 a2=b2 a1b0 x x x B H H
8. a3=b3 a2=b2 a1=b1 a0B и AB) и (A
←предыдущая следующая→
1 2 3 4 5 6 7 8 9
|
|