Сигналы управления шиной данных.
DBIN Выходной сигнал “Прием”. Если DBIN=1, то шина данных настроена на прием данных в микропроцессор из памяти или УВВ. Если DBIN=0, то шина данных настроена на вывод информации из микропроцессора.
WR Выходной сигнал “Выдача данных”. Если WR=0, то микропроцессор зафиксировал на шине данных 8-разрядный код, который должен быть воспринят памятью или УВВ.
Сигналы управления вводом-выводом
READY Входной сигнал “Готовность” от УВВ или памяти. Если READY=1, то УВВ или память готовы к обмену данными с микропроцессором. Если READY=1, то УВВ или память не готовы к обмену данными с микропроцессором . В этом случае микропроцессор входит в режим “Ожидание”.
WAIT Выходной сигнал “Ожидание”. Если WAIT=1, то микропроцессор находится в режиме “Ожидание”.
INT Входной сигнал “Запрос прерывания” от УВВ. Если INT=1, следовательно, одному из УВВ требуется обслуживание.
INTE Выходной сигнал “Разрешения прерывания”. Этот сигнал информирует УВВ о возможности или невозможности обслуживания микропроцессором запросов на прерывание. Если INTE=1, то прерывания разрешены. Если INTE=0, то прерывания запрещены.
HOLD Входной сигнал “Запрос захвата шин” от УВВ. Если HOLD=1, значит, одно из УВВ требует обмена по прямому доступу к памяти.
HLDA Выходной сигнал “Подтверждение захвата шин”. Если HLDA=1, то микропроцессор отключился от системных шин и “отдал” их в распоряжение УВВ и памяти
Сигналы синхронизации.
Ф1,Ф2 Входные сигналы от тактового генератора.
SYNC Выходной сигнал “Синхронизация”. Если SYNC=1, то на шину данных микропроцессор выставил восемь управляющих сигналов.
RESET Входной сигнал “Сброс”. Сигнал начальной установки микропроцессора. Если RESET=1 в течение 3 - 4 периодов тактовой частоты, то микропроцессор прекращает свою работу, обнуляет счетчик команд и бездействует. Как только RESET=0, микропроцессор начинает выполнять команду, записанную по адресу 0000Н.
D0 Q0
D1 RG Q1
D2 Q2
D3 Q3
D4 Q4
D5 Q5
D6 Q6
D7 Q7
OE
STB
Рисунок B
Так как выходы микропроцессора могут быть нагружены только на 1 ТТЛ-вход, то для согласования шин микропроцессора с памятью и внешними устройствами необходимы шинные формирователи.В этой МПС в качестве шинного формирователя шины адреса используются буферные регистры КР580ИР82. Шина адреса имеет 16 разрядов, итак как этот регистр имеет 8 разрядов, для построения буфера потребуется 2 микросхемы. Одна микросхема формирует буфер для разрядов шины адреса А0 - А7, а другая — А8 - А9. Для записи в регистр информации необходимо подать логическую единицу на вход строба записи STB. Чтобы этот регистр постоянно передавал данные с выходной шшины микропроцессора на внешнюю шину на вход STB необходимо постоянно подавать высокий уровень. С этой целью вход STB подключается к +5В.
Условное графическое обозначение показано на Рисунок B.
Назначение выводов БИС КР580ИР82
Сигнал Назначение
D0 - D7 Информационные входы. Подключаются к выходам микропроцессора А0-А7 для первой БИС и А8-А9 — для второй БИС.
Q0 - Q7 Информационные выходы. Подключаются соответствующим разрядам внешней шины.
OE Входной сигнал “Разрешение выхода”. Если OE=0, то информационные выходы переключаются в высокоимпедансное состояние.
STB Входной сигнал “Строб записи”. Если STB=1, то в регистр записываются данные с информационных входов D0 - D7.
КР580ВК28
BUSEN DB0
DB1
D0 DB2
D1 DB3
D2 DB4
D3 DB5
D4 DB6
D5 DB7
D6
D7 INTA
IOR
WR IOW
DBIN MEMR
HLDA MEMW
STSTB
Рисунок C
Шина данных имеет 8 разрядов с двунаправленной передачей информации. Для построения буфера достаточно одной микросхемы шинного формирователя, включенной по схеме с управляемой двунаправленной передачей информациии. Управление направлением передачи осуществляется с помощью сигнал DBIN, формируемого микропроцессором. Формирователь шины данных реализован на БИС КР580ВК28, кроме того эта БИС включает в себя системный контроллер. Выдаваемая из микропроцессора информация о состоянии микропроцессора поступает на вход этой БИС и при поступлении сигнала STSTB фиксируется в специальном внутреннем регистре состояния, где она хранится до наступления следующего цикла. Используя содержимое регистра состояния и управляющие сигналы с выхода микропроцессора DBIN, WR, HLDA БИС формирует системный управляющие сигналы INTA, IOR, IOW, MEMR, MEMW.
Назначение выводов БИС КР580ВК28
Сигнал Назначение
D0 - D7 Информационные входы/выходы шинного формирователя
DB0 - DB7 Информационные входы/выходы шинного формирователя
BUSEN Если BUSEN=0, то информационные входы/выход переходят в третье состояние.
WR Входной сигнал “Запись”
DBIN Входной сигнал “Приём”
HLDA Входной сигнал “Подтверждение захвата шин”
STSTB Входной сигнал “Строб записи слова состояния”
INTA Выходной сигнал “Подтверждение прерывания”
IOR Выходной сигнал “Чтение УВВ”
IOW Выходной сигнал “Запись в УВВ”
MEMR Выходной сигнал “Чтение памяти”
MEMW Выходной сигнал “Запись в память”
КР580ГФ24
X1 Ф1
X2 OSC Ф2
Ф
RDYIN
READY
SYNC RESET
RESIN PCLK
STSTB
Рисунок D
Работа микропроцессора синхронизируется двумя неперекрывающимися последовательностями сигналов Ф1 и Ф2. Эти сигналы формирует тактовый генератор КР580ГФ24. К выводам микросхемы X1 и X2 подключается кварцевый резонатор с частотой, в 9 раз более высокой, чем частота следования тактовых импульсов Ф1 и Ф2. Сформированные генератором гармонические колебания поступают на вывод PCLK для контроля работы генератора и синхронизируют работу тактовых импульсов. На выводы Ф1 и Ф2 выдаются требуемые для работы микропроцессора высоковольтные последовательности тактовых импульсов. На специальный вывод подаётся последовательность тактовых импульсов Ф2 с уровнями, характерными для микросхем ТТЛ. С помощью сигнала SYNK на вывод STSTB передаются импульсы Ф1, соответствующие началу каждого второго периода циклов работы микропроцессора. Кроме того, предусмотрены вход и выход сигнала сброса, вход и выход сигнала готовности.
Условное графическое изображение БИС КР580ГФ24 приведено на рисунок.
Назначение выводов БИС КР580ГФ24
Сигнал Назначение
X1, X2 Подключается кварцевый резонатор.
Ф1, Ф2 Сформированные последовательности импульсов.
RDYIN Входной сигнал “Готовность”
SYNC Входной сигнал “Строб управляющего слова”
RESIN Входной сигнал “Сброс”
Ф Последовательность импульсов Ф2 с ТТЛ-уровнями.
READY Выходной сигнал “Готовность”
RESET Выходной сигнал “Сброс”
PCLK Сформированные генератором гармонические колебания.
STSTB Выходной сигнал “Строб записи слова состояния в регистр состояния”.
Блок центрального процессора в приложении “Схема электрическая принципиальная. МПС.” выполнен на микросхемах DD1...DD6.
3.2 Центральная шина.
В центральную шину входят шина адреса, шина данных и шина управления.
Шина адреса — 16-разрядная, направленная от микропроцессора шина, которая выполняет 2 функции:
• передачу адреса ячейки памяти при обращении к памяти, максимально возможный объём которой составляет 216=65536 байт.
• передачу адреса внешнего устройства при выполнении команд IN и OUT. В этом случае 8-разрядный УВВ появляется на выводах A0 - A7 и дублируется на выводах A8 - A15. Фактически для передачи адреса УВВ используется только 8 разрядов, поэтому можно адресовать 256 различных внешних УВВ.
Шина данных — 8-разрядная шина, которая выполняет 2 функции:
• передачу управляющего слова
• обмен данными между регистрами микропроцессора и блоками МПС.
Шина управления состоит из 4 линий. По этим линиям передаются сигналы: MEMW — запись в память, MEMR — чтение памяти, INIT — сброс или начальная установка, CLK — последовательность импульсов, снимаемая с выхода Ф1 тактового генератора. Сигналы MEMW и MEMR указывают также на чтение или запись реистров периферийных БИС.
3.3 Модуль памяти.
КА573РФ1
A
0 PROM DI/DO
1 0
2 1
3 2
4 3
5 4
6 5
7 6
8 7
9
CS
WR/RD
Рисунок E
КМ132РУ8А
0
1 RAM DI/DO
2 11
3 12
4 13
5 14
6
7
8
9
CS
WR/RD
Рисунок F
Данная МПС содержит ОЗУ объёмом 2КБ и ПЗУ 2КБ. Причём 1КБ ПЗУ используется под дешифратор адреса для УВВ. Используется страничный метод организации