Пример: Транспортная логистика
Я ищу:
На главную  |  Добавить в избранное  

Цифровые устройства /

Алгоритм работы процессора

←предыдущая следующая→
1 2 3 4 5 6 



Скачать реферат


64 Кб на инструкции); КЭШ второго уровня 64 Кб (полноскоростной); процессорная шина – Alpha EV-6 200МГц (DDR 100х2); общая разрядность: 32; разъём Socket A.

2001г. AMD Athlon™ XP

Версия процессора на ядре Palomino для настольных компьютеров. При маркиров-ке этих процессоров используется не реальная тактовая частота, а индекс произ-водительности, т. е. показывается какому Pentium 4 соответствует данный процес-сор. Например Athlon XP 2000+ работает на частоте 1666 МГц. В отличии от AMD K5, это реальный показатель и Athlon XP 1900+ действительно не уступает Р4 1900 МГц, а в некоторых приложениях даже превосходит его. Технические характери-стики: технология производства: 0.18 мкм; тактовая частота: 1333-1666 МГц; КЭШ первого уровня: 128 Кб (64 Кб на данные и 64 Кб на инструкции); КЭШ второго уровня 64 Кб (полноскоростной); процессорная шина – Alpha EV-6 266МГц (DDR 133х2); общая разрядность: 32; разъём Socket A.

2. Алгоритм работы процессора

2.1. Устройство процессора

Основные функциональные компоненты процессора

• Ядро: Сердце современного процессора - исполняющий модуль. Pentium имеет два параллельных целочисленных потока, позволяющих читать, ин-терпретировать, выполнять и отправлять две инструкции одновременно.

• Предсказатель ветвлений: Модуль предсказания ветвлений пытается уга-дать, какая последовательность будет выполняться каждый раз когда про-грамма содержит условный переход, так чтобы устройства предварительной выборки и декодирования получали бы инструкции готовыми предваритель-но.

• Блок плавающей точки. Третий выполняющий модуль внутри Pentium, вы-полняющий нецелочисленные вычисления

• Первичный кэш: Pentium имеет два внутричиповых кэша по 8kb, по одному для данных и инструкций, которые намного быстрее большего внешнего вторичного кэша.

• Шинный интерфейс: принимает смесь кода и данных в CPU, разделяет их до готовности к использованию, и вновь соединяет, отправляя наружу.

Рис. 1 Внутреннее строение процессора

Все элементы процессора синхронизируются с использованием частоты часов, которые определяют скорость выполнения операций. Самые первые про-цессоры работали на частоте 100kHz, сегодня рядовая частота процессора - 2000MHz, иначе говоря, часики тикают 2000 миллионов раз в секунду, а каждый тик влечет за собой выполнение многих действий. Счетчик Команд (PC) - внутренний указатель, содержащий адрес следующей выполняемой команды. Когда приходит время для ее исполнения, Управляющий Модуль помещает инструкцию из памяти в регистр инструкций (IR). В то же самое время Счетчик команд увеличивается, так чтобы указывать на последующую инструкцию, а процессор выполняет инструкцию в IR. Некоторые инструкции управляют самим Управляющим Модулем, так если инструкция гласит 'перейти на адрес 2749', величина 2749 записывается в Счетчик Команд, чтобы процессор выполнял эту инструкцию следующей.

Многие инструкции задействуют Арифметико-логическое Устройство (АЛУ), работающее совместно с Регистрами Общего Назначения - место для вре-менного хранения, которое может загружать и выгружать данные из памяти. Ти-пичной инструкцией АЛУ может служить добавление содержимого ячейки памяти к регистру общего назначения. АЛУ также устанавливает биты Регистра Состояний (Status register - SR) при выполнении инструкций для хранения информации о ее результате. Например, SR имеет биты, указывающие на нулевой результат, пере-полнение, перенос и так далее. Модуль Управления использует информацию в SR для выполнения условных операций, таких как 'перейти по адресу 7410 если вы-полнение предыдущей инструкции вызвало переполнение'.

Это почти все что касается самого общего рассказа о процессорах - почти любая операция может быть выполнена последовательностью простых инструк-ций, подобных описанным.

2.2. Алгоритм работы процессора

Весь алгоритм работы процессора можно описать в трех строчках

НЦ

| чтение команды из памяти по адресу, записанному в СК

| увеличение СК на длину прочитанной команды

| выполнение прочитанной команды

КЦ

Однако для полного представления необходимо определить логические схемы выполнения тех или иных команд, вычисления величин, а это уже функции Арифметико-логического Устройства

2.2.1. Арифметико-логическое Устройство

На уровне логических схем АЛУ состоит из логических элементов, сумма-торов, триггеров и некоторых других элементов.

Логический элемент - электронная схема, реализующая элементарную переключающую функцию. При реализации функций переключения входные пере-менные соответствуют входным сигналам, а выходной сигнал представляет собой значение функции. Всего существует десять логических элементов, реализующих десять логических (элементарных или сложных) функций.

Логическая схема может реализовать сложную функцию алгебры логики, а может входить в состав другого функционального блока процессора (сумматора, дешифратора, регистра, триггера.)

Триггер - электронная схема с двумя устойчивыми состояниями, предна-значенная для хранения одного бита информации. Триггер переходит из одного ус-тойчивого состояния в другое при воздействии некоторого входного сигнала. Триг-гер имеет вход для установки в состояние 0 (X0) и в 1 (X1). На выходе выдается состояние триггера, которое выдается в прямом (Y) и в инверсном (Y1) виде. В компьютерах используют синхронизируемые и не синхронизируемые триггеры. Синхронизируемый триггер - это триггер, изменение состояния которого осуществ-ляется только в момент подачи сигнала синхронизации V.

Рис. 2. Схема реализации триггера - защелки на элементах И-НЕ (a) и ИЛИ-НЕ (b).

Триггер-защелка фиксирует состояние входного сигнала, поданного на один из его входов (рисунок 2.)

Рис. 3. Схема реализации RS-триггера на элементах И-НЕ.

RS-триггер - двухвходовый триггер с раздельными входами для установки в 0 или 1 (рисунок 3.) При подачи единичного сигнала на вход R (-X0) триггер пере-ходит в состояние 0 (Y=0, Y1=1), а при подачи на вход S (=X1) единичного сигнала -- в состояние 1 (Y=1, Y1=0). Одновременная подача единичного сигнала на оба входа запрещена. Обычно RS-триггеры бывают синхронизируемыми (вход для син-хронизации - V).

Рис. 4. Схема реализации T-триггера.

T-триггер - одновходовый триггер со счетным входом: информация пода-ется одновременно на два входа. При подаче сигнала состояние триггера меняется на противоположное (рисунок 4.) Он, как правило, является не синхронизируемым, и позволяет не только хранить информацию, но и осуществлять сложение по мо-дулю 2.

Рис. 5. Схема реализации D-триггера.

D-триггер выполняет функцию задержки входного сигнала на один такт синхронизации (рисунок 5.). Сигнал, появившийся на входе D (=X0) в момент вре-мени T, задерживается в нем и появляется на выходе Y в момент времени T+1.

JK-триггер - двухвходовый триггер, допускающий раздельную установку состояния 0 и 1, а также смену текущего состояния (режим со счетным входом), осуществляемую при подаче на оба входа единичного сигнала. Вход K в этом триг-гере соответствует входу R (=X0) RS-триггера, а вход J - S (=X1).

DF-триггер - двухвходовый триггер, позволяющий по одному входу реали-зовать режим D-триггера, а по другому -- модифицировать режим работы. Вход D соответствует X1, а F - X0. При F=0 DF-триггер сохраняет текущее состояние. Сиг-нал F=1 устанавливает триггер в состояние 0. При D=1 и F=1 триггер устанавлива-ется в состояние 1.

Триггеры с неустойчивыми состояниями называются вибраторами. Схема с одним неустойчивым состоянием (триггер Шмидта, одновибратор) генерирует импульсный сигнал определенной длительности. Схема с двумя неустойчивыми состояниями называется мультивибратором и служит для генерации последова-тельности прямоугольных сигналов. Он используется тактовым генератором.

Рис. 6. Реализация регистра.

Регистр - схема для приема, хранения и передачи n-разрядного блока данных Они используются для промежуточного хранения, сдвига, преобразования и инверсии данных. Регистры выполняются на триггерах и логических элементах. Их число и тип определяются разрядностью слова и назначением регистра. Если регистр не требует предварительного сброса данных, (то есть установки всех его ячеек в ноль), то новые данные заменяют в нем старые. Схема регистра показана на рисунке 6.

Рис. 7. Реализация одноразрядного сумматора с переносом знака.

В зависимости от способа управления различают несколько типов тригге-ров: D- (с одним входом), RS- (с двумя входами), T- (со счетным входом), RST- (с двумя входами и счетным выходом) триггеры, и универсальные триггеры: JK- и DF-триггеры.

Целочисленное АЛУ

Целочисленное арифметико-логическое устройство является, наверное, первым универсальным АЛУ. Это АЛУ могло работать с целыми числами и веще-ственными числами с фиксированной.

Не смотря на большое число команд микропроцессора, это устройство фактически все команды сводит к девяти элементарным операциям. Все оно при-ведены в таблице.

Элементарные операции целочисленного АЛУ.

Операция Обозначение Количество

операндов Подсистема

выполнения

Сложение + 2 Сумматор

Вычитание - 3 Cумматор и регистр

Логическое умножение, И ^, &, and

←предыдущая следующая→
1 2 3 4 5 6 



Copyright © 2005—2007 «Mark5»