Пример: Транспортная логистика
Я ищу:
На главную  |  Добавить в избранное  

Цифровые устройства /

Микропроцессорная техника

←предыдущая следующая→
1 2 3 4 5 



Скачать реферат


откуда данные можно извлечь. А DI хранит смещение на адрес ячейки памяти, куда данные можно направить: DS(SS,CS,ES) +SI=ФА данных; ES+DI =ФА данных. Обра-щение через регистр BX: ES(CS,SS,DS)+BX= ФА данных. Такая модульная ор-ганизация памяти посегментно позволяет писать программы в виде отдельных модулей.

Структурная схема на основе К1810.

При организации вычислительной машины нужно решить следующие за-дачи:

1) разделить адресные сигналы и сигналы данных;

2) сформировать необходимые управляющие сигналы.

Первая задача решается с помощью буферных регистров К1810ИР82 и шинных формирователей К1810ВА86(87). Вторая задача несколько слож-нее и зависит от сложности решаемых задач разрабатываемой микропро-цессорной системы. Сложность задачи определяет нужные объемы памяти и количество устройств ввода / вывода. Поэтому МП К1810ВМ86 может работать в двух режимах: минимальный и максимальный. Минимальный позволяет организовывать вычислительные и управляющие системы, имеющие ограниченные объемы памяти и малое количество внешних уст-ройств.

Структурная схема в минимальном режиме

Структурная схема в максимальном режиме.

Функциональные возможности комплекта К1810 позволяют организовать многопроцессорное вычисление системы. Задачу согласования многопроцессорной системы решает арбитр шин К1810ВБ89.

Микросхема К1810ГФ84.

X1,X2 – для подключения кварцевого резо-

натора

F/C – вход выбора источника тактовой ча-

стоты:

«1» - от собственного задающего генера-

тора

«0» - от внешних сигналов синхронизации

PCLK – выход управления переферией.

OSC – выход внешнего задающего генера-тора

RES – вход сигнала сброса

CLK – выход ГТИ для управления памятью

READY – выход готовности генератора

RESET – сигнал системного сброса

AEN1,AEN2 – выходы разрешения адресации для сигналов готовности (RDY1, RDY2)

Предназначен для управления ЦМП, памятью, внешними устройствами, кон-троллером системной шины и арбитром шин. Функционально состоит из генера-тора тактовой частоты, делителя частоты на 2 и 3 и схемы управления этими устройствами.

Контроллер системной шины

К1810ВГ88.

Контроллер предназначен для работы в составе микропроцессорной системы и обеспечивает под-ключение к ней памяти и внешних устройств, Функциональные возможности МС: позволяет ор-ганизовать конфигурацию вычислительной систе-мы имеющей 2 магистрали: системная шина и ре-зидентная шина. К системной шине подключается память, к резидентной – устройства в/в.

Входы S0-S2 – предназначены для подключения к центральному микропроцессору.

S0 S1 S2 Режим работы ВМ86 Командные сигналы ВГ88

0

1

0

1

0

1

0

1 0

0

1

1

0

0

1

1 0

0

0

0

1

1

1

1 Подтверждение прерывания

Ввод данных из устройства в/в

Вывод данных в устройство в/в

Останов

Выборка команды

Чтение из памяти

Запись в память

Пассивное состояние (отключение от системной шины INTA

IORC

IOWC,AIOWC

-------

MRDC

MRDC

MWTC

MWTC,AMWC

Функционирование микросхемы осуществляется на основании следующего ко-да:

CLK –подключение системного генератора

AEN – строб управления выдачи командных сигналов контроллера (используется в случаях обращения к резидентной шине в/в.)

СEN – сигнал управления при каскадировании ВГ88

IOB - признак обращения к системной шине («0» -системная шина, «1» - рези-дентная шина)

MRDC – системный сигнал чтения из памяти

MWTC – системный сигнал записи в память

AMWC – опережающий строб при обращении к памяти

IORC – системный сигнал ввода

IOWC – системный сигнал вывода

AIOWC – опережающий строб

INTA – системный сигнал подтверждения прерывания

DEN - строб сопровождения данных для фиксации в регистры-защелки

ALE – строб сопровождения адреса в регистр-защелку

OT/R – сигнал определяющий направление передачи информации («0» -запись в память; «1»- считывание)

STB – сигнал стробирования адреса

PDEN – используется при каскадировании контроллеров системной шины в мик-ропроцессорные вычислительные системы.

Функциональная схема включения.

Данная функциональная схема используется при работе микропрцессора в максимальном режиме при организациях многопроцессорных систем.

При обращенях к памяти и внешним устройствам очень сильно отличается по быстродействию. Поскольку многопроцессорные системы организовываются для решения сложных задач, требующих большого быстродействия, то нужно выполнять разделение обращения к внешним устройствам и памяти.

К1810ВБ89

S0-S2 – входы для подключения к МП ВМ86, состояние этих входов определяет режим рабо-ты арбитра шин. Зафиксировав эти сигналы ар-битр шин начинает выполнение действий по за-хвату, освобождению или удержанию систем-ной или резидентной шины.

CLK – вход для подключения системного гене-ратора.

LOCK – вход запрета освобождения системной шины: «1» - арбитру запрещается освобождать системную шину, не зависимо от его приорите-та.

CRQLCR - выход запрета освобождения сис-темной шины если поступил запрос по входу CBRQ.

ANYRQST – вход разрешения освобождения системной шины.

RESB – выбор режима работы системной либо резидентной шины («1» - систем-ная шина; «0» - резидентная шина)

IOB – выбор режима работы при вводе / выводе информации через системную либо резидентную шину («1» - системная шина; «0» - резидентная шина)

AEN – сигнал разрешения доступа к системной шине.

BCLK – сигнал синхронизации системной шины.

BREQ – сигнал запроса системной шины.

BPRN – вход разрешения приоритетного доступа к системной шине

BPRQ – выход приоритетного доступа к системной шине.

BUSY – сигнал занятости шины.

CBRQ – вх/вых общего запроса шин.

Арбитр шин в многопроцессорной системе может обслуживать 1-2 цен-тральных микропроцессоров. При организации многопроцессорных систем нуж-но разрабатывать схему приоритетного арбитража. При организации схем при-оритетного выбора арбитража используется 3 метода: параллельный; последова-тельный и циклический арбитраж.

Схема включения арбитража шин при последовательном методе:

При последовательном разрешении приоритетов веса арбитров задаются подключением BPRN с BPRQ. Для схемы, изображенной на рисунке максималь-ный приоритет будет иметь 1-й АШ, а минимальный – 3-й.

Схема параллельного разрешения приоритетов предполагает использование дополнительного приоритетного контроллера .

В простейшем случае при аппаратном задании весов приоритетов, приори-тетный контроллер представляет собой схему, выполненную на логических эле-ментах. Более сложные приоритеты устанавливаются программным путем.

В этом случае приоритетный контроллер имеет связь с шиной данных. В состав приоритетного контроллера входят схемы циклического перераспределения при-оритетов .

Арбитр шин может обслуживать 2 микропроцессора:

RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы друго-го в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет ад-рес всей конкретной схемы. Их в многопроцессорной схеме может быть много.

Для подключения к системной или резидентной шине используется кон-троллер системной шины К1810ВГ88.

Интерфейсы микропроцессорных систем.

Интерфейсы предназначены для организации взаимодействия между микро-схемами организующими функциональные модули при построении вычисли-тельной системы. Для организации взаимодействия между вычислительной

←предыдущая следующая→
1 2 3 4 5 



Copyright © 2005—2007 «Mark5»